info@libristo.bg
LIBRISTO 0
Безплатна доставка със Speedy над 129 лв
Box Now 9 лв Speedy office 11 лв Speedy 13 лв ЕКОНТ 6 лв Еконтомат/Офис на Еконт 6 лв
phone Контакт phoneКак се пазарува?

RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design

Език Английски езикАнглийски език
Книга С меки корици
Книга RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design Stuart Sutherland
Код Либристо: 18580422
Издателство Createspace Independent Publishing Platform, юни 2017
This book is both a tutorial and a reference for engineers who use the SystemVerilog Hardware Descri... Цялото описание
? points 343 b
269 лв
Външен склад Изпращаме след 14-18 дни

30 дни за връщане на стоката

Може би ще Ви заинтересува

TOP
Berserk Deluxe Volume 12 Kentaro Miura / С твърди корици
common.buy 103 лв
TOP
86 - EIGHTY SIX, Vol. 3 (light novel) Asato Asato / С меки корици
common.buy 31 лв
TOP
Your Fault Mercedes Ron / С меки корици
common.buy 24 лв
TOP
Before We Were Strangers Renee Carlino / С меки корици
common.buy 25 лв
TOP
Banana Fish, Volume 3 Akimi Yoshida / С меки корици
common.buy 24 лв
TOP
Harrow County Omnibus Volume 1 Tyler Crook / С меки корици
common.buy 57 лв
TOP
Antiquarian Sticker Book Odd Dot / С твърди корици
common.buy 44 лв
TOP
The Modern Witch Tarot Deck Vita Ayala / С меки корици
common.buy 51 лв
TOP
Howl's Moving Castle Diana Wynne Jones / С меки корици
common.buy 21 лв
Lonely Planet Caribbean Islands Lonely Planet / С меки корици
common.buy 66 лв
Critical Role: Vox Machina--Kith & Kin / С твърди корици
common.buy 53 лв
Night Watchman / С меки корици
common.buy 26 лв
Creative Haven Whimsical Houses Coloring Book Angela Porter / С меки корици
common.buy 16 лв
Champion of the Titan Games: Volume 4 / С твърди корици
common.buy 40 лв
High-Impact Tools for Teams Stefano Mastrogiacomo / С меки корици
common.buy 67 лв
NASA Space Shuttle Piers Bizony / С твърди корици
common.buy 122 лв

This book is both a tutorial and a reference for engineers who use the SystemVerilog Hardware Description Language (HDL) to design ASICs and FPGAs. The book shows how to write SystemVerilog models at the Register Transfer Level (RTL) that simulate and synt

Информация за книгата

Пълно заглавие RTL Modeling with SystemVerilog for Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design
Автор Stuart Sutherland
Език Английски език
Корици Книга - С меки корици
Дата на издаване 2017
Брой страници 488
Баркод 9781546776345
ISBN 1546776346
Код Либристо 18580422
Издателство Createspace Independent Publishing Platform
Тегло 643
Размери 152 x 229 x 25

Категории

Technology, Engineering, Agriculture > Electronics & communications engineering > Electronics engineering
Подарете тази книга днес
Лесно е
1 Добавете книгата в количката си и изберете Доставка като подарък 2 В замяна ще ви изпратим ваучер 3 Книгата ще пристигне на адреса на получателя

Вход

Влезте в акаунта си. Още нямате акаунт за Libristo? Създайте го сега!

 
задължително
задължително
Забравена парола

Нямате акаунт? Използвайте предимствата на акаунта за Libristo!

Благодарение на акаунта за Libristo държите всичко под контрол.

Създаване на акаунт за Libristo